Tul wykłądy

Technika cyfrowa. Przykładowe zadania.

UWAGA.
Najlepiej stronę przeglądać przy pomocy przegladarki Microsoft. W przegladarkach Mozilla niektóre linki mogą się nie otwierać.

Algebra Boole’a.

Bramki logiczne, układy kombinacyjne.

Minimalizacja funkcji logicznych.

Przerzutniki.

Układy sekwencyjne.

Automaty

Linia długa.

1. Zadania

Algebra Boole’a, funkcje logiczne, postacie kanoniczne.

1. Korzystając z praw de Morgana podać formułę boolowską funkcji odwrotnych do:
(a) A(B+CD)
(b) ABC+B(C’+D’)
(c) X+YZ’

2. Napisać formułę boolowską używając funkcji logicznych AND, OR i negacja opisującą funkcję dwóch zmiennych x i y która przyjmuje wartość 1 wtedy i tylko wtedy kiedy x=y. Podać tablicę prawdy funkcji.

3. Zakładając, że x=x₃x₂x₁ jest liczbą binarną 3 bitową opisać przy pomocy tablicy prawdy, postaci kanonicznej sumy i postaci kanonicznej iloczynu funkcję logiczną która przyjmuje wartość 1 kiedy:
(a) x zawiera tylko jeden bit który jest 1,
(b) x jako wartość w naturalnym kodzie binarnym jest mniejsza od 3,
(c) x jako wartość w kodzie U2 jest mniejsza od –1.

4. Opisać (tablica prawdy, postacie kanoniczne) układ funkcji o dwóch argumentach A i B i dwóch wartościach funkcji S i C który realizuje dodawanie binarne dwóch bitów Ai B. Na wyjściu S powinna pojawiać się suma algebraiczna, a na wyjściu C odpowiednie przeniesienie.

5. Opisać układ 3 funkcji logicznych realizujący dodawanie dwóch liczb 2 bitowych.

6. Przedstawić funkcję w skróconej postaci przy pomocy symboli mintermów (m_i)
ABD+A’BC+AB’D+B’CD

7. Przedstawić funkcję w skróconej postaci przy pomocy symboli maxtermów (M_i)
(A’+B’+D’)(A+B+C’)(A’+B+D)(B+C’+D’)

8. Dla funkcji F i G przedstaw tablicę prawdy funkcji F+G
F=D+ABC’+A’C
G=D(A’+B’+C)(A+C’)

9. Rozważyć funkcję logiczną 5-ciu zmiennych przyjmującą wartość 1 wtedy kiedy przynajmniej dwie zmienne są jedynkami.
Podać tablicę prawdy.
Podać w skróconej formie postać kanoniczną sumy.
Podać w skróconej formie postać kanoniczną iloczynu

10. Dla zapewnienia w pomieszczeniu odpowiednich warunków klimatycznych (temperatury i wilgotności) do nagrzewania zastosowano grzejnik elektryczny, a do nawilżania nawilżacz. Przy wilgotności<20% nawilżacz powinien działać, natomiast grzejnik powinien wydzielać moc cieplną 10KW przy temp.<10 st.C, 8KW przy temp.=10-20 st. C, 2KW przy temp.>20 st.C. Natomiast przy wilgotności >20% nawilżacz powinien być włączony tylko przy temp.>20 st. C przy równoczesnym wyłączeniu grzejnika. Przy niższych temp. nawilżacz powinien byc wyłączony a włączony grzejnik wydzielający moc cieplna 8KW przy temp.<10^C, 2KW przy temp.=10-20 st.C.
Rozwiązanie

11. Funkcje logiczne dwóch zmiennych: NAND, NOR, AND, OR, A’B, A’+B
wyrazić w postaci kanonicznej podanej formułą:
a) f(A,B)=EXOR( b₀, b₁A’ , b₂B , b₃A’B)
b) f(A,B)=EXOR( b_{0 ,}b₁A , b₂AB , b₃(A+B) )

Bramki logiczne, układy kombinacyjne.

1. Narysować układ kombinacyjny używając bramek
(a) AND, OR, NOT
(b) NAND
(c) NOR
realizujących funkcje logiczną x(y+z).

2. Narysować układ kombinacyjny używając bramek AND, OR i NOT realizujący funkcję trzech zmiennych
(a) przyjmującą wartość 1 kiedy wszystkie zmienne są jednakowe
(b) przyjmującą wartość 0 kiedy dwie zmienne mają tą samą wartość.

3. Zrealizuj funkcję AND korzystając z trzech bramek NOR.

4. Pokazać że:
(a) Bramka OR w logice ujemnej jest równoważna AND w logice dodatniej,
(b) Bramka NOR w logice ujemnej jest równoważna NAND w logice dodatniej,
(c) Bramka XOR w logice ujemnej jest równoważna XNOR w logice dodatniej.

5. Narysować sieć logiczną bramek NAND dla następujących formuł boolowskich:
(a) AB’C’+A’C+A’B
(b) (A’+B’+C’)(A’+B)(A’+C’)
(c) A’B+A+C’+D’
(d) (AB)’(AC)’
(e) (AB+(AC)’)’

6. Narysować sieć logiczną bramek NOR dla następujących formuł boolowskich:
(a) (A+B)(A’+C)
(b) ((A+B)(A’+C))’
(c) (A+B)’(A’+C)’
(d) (A+B)(A’+C+D)(A’+C’)
(e) (A+B)(B’+C)(A’+C)

7. Dana jest funkcja podana w postaci kanonicznej sumy: F(A,B,C,D) = A’BC+AD+AC.
Wyrazić funkcję jako:
(a) postać kanoniczną iloczyny,
(b) zminimalizowaną postać kanoniczną iloczynu.
(c) sieć AND-OR
(d) sieć OR AND
(e) sieć NAND
(f) sieć NOR
Podać:
(a) F’ w minimalnej postaci kanonicznej iloczynu,
(b) F’ w minimalnej postaci kanonicznej sumy.

8. Zrealizować obwód złożony z kluczy który ma dwa wejścia danych A i B, dwa wyjścia C i D oraz jedno wejście sterujące S. Dla S=1 obwód ma łączyć A z C i B
z D. Kiedy S=0 obwód ma łączyć A z D i B z C.

Minimalizacja funkcji logicznych.

1. Zminimalizuj funkcję korzystając z przekształceń algebraicznych:
(a) F(A,B,C)=A’B’C’+A’B’C+ABC’+ABC
(b) A(A,B,C)=AB’C’+A’B’C+ABC’+A’BC

2. Używając tablicy Karnaugh zminimalizuj formuły boolowskie:
(a) F(A,B,C)=ABC+ABC’+AB’C+A’BC+A’B’C
(b) F(A,B,C,D)=A’B’CD’+A’B’CD+A’BCD’+A’BC’D’+A’BCD+ABC’D’
(c) F(A,B)=A’B’+AB’
(d) F(A,B,C)=A’B’C’+A’BC+AB’C+ABC

3. Używając tablicy Karnaugh zapisz funkcje w postaci minimalnej formuły boolowskiej

ABC	F	ABC	F
000	0	000	0
001	1	001	1
010	1	010	1
011	0	011	0
100	1	100	1
101	0	101	0
110	0	110	0
111	1	111	1

4. Używając tablicy Karnaugh zapisz funkcje w postaci minimalnej formuły boolowskiej

ABCD	F	ABCD	F
0000	1	0000	1
0001	1	0001	1
0010	0	0010	0
0011	1	0011	1
0100	1	0100	1
0101	0	0101	0
0110	1	0110	0
0111	1	0111	0
1000	0	1000	0
1001	0	1001	0
1010	1	1010	0
1011	0	1011	1
1100	1	1100	1
1101	1	1101	0
1110	0	1110	0
1111	1	1111	0

5.      Wyrażenie (a) jest uproszczoną wersją wyrażenia (b). Znależć F* funkcji F.(użyj tablicy Karnaugh)
i. (a) F(A,B,C)=AB’+C   (b) F(A,B,C)=A’B’C+AB’C+AB’C’
ii. (a) F(W,X,Y,Z)= W’Z+XZ   (b) F(W,X,Y,Z)=W’X’Y’Z+W’X’YZ+W’XY’Z+WXY’Z

6. Uprościć wyrażenie:
F(A,B,C,D)=(A’+B’+D’)(A+B’+C’)(A’+B+D’)(B+C’+D’)

7. Uprościć wyrażenie opisane poniżej
F(A,B,C,D)=A’B’D+A’CD+A’BC
nie określona = A’BC’D+ACD+AB’D’

8. Możliwe jest utworzenie więcej niż jednej postaci kanonicznej minimalnej dla danej funkcji. Podać przykład takiej funkcji czterech argumentów dla której istnieją przynajmniej dwie różne formuły boolowskie z taką sama ilością termów i argumentów.

9. Zminimalizować metodą Karnaugh
F(W,X,Y,Z): F¹= (0,2,8,9); F^* (1,3)
F(W,X,Y,Z): F¹= (1,7,11,13); F^* (0,5,10,15)
F(V,W,X,Y,Z): F¹= (2,8,9,10,13,15,16,18,19,23); F^*(3,11,17,22)
F(V,W,X,Y,Z): F¹= (0,1,2,9,13,16,18,24,25); F^*(8,10,17,19)

10. Zminimalizować metodą Quinea-McCluskeya
(a) F(X,Y,Z): F¹={2,3,4,5}
(b) F(A,B,C,D): F¹={0,1,4,5,12,13}
(c) F(A,B,C,D): F¹={1,5,7,8,9,13,15}; F^*={4,14}

11. Zminimalizować:
F(X,Y,Z): F⁰=(0,1,6,7)
F(W,X,Y,Z): F⁰=( (1,3,7,9,11,15)
F(V,W,X,Y,Z): F⁰=(0,4,18,19,22,23,25,29)
F(A,B,C,D): F¹=(0,2,4,6)
F(A,B,C,D): F¹=(0,1,4,5,12,13)
F(A,B,C,D,E): F¹=(0,4,18,19,22,23,25,29)
F(A,B,C,D,E,F): F¹=(3,7,12,14,15,19,23,27,28,29,31,35,39,44,
45,46,48,49,50,52,53,55,56,57,59)

12. Jaka jest w najgorszym możliwym przypadku liczba bramek NAND/NOR w sieci dwupoziomowej potrzebna do zrealizowania funkcji 4 zmiennych.

Przerzutniki.

1. Pokazać jak wykonać przerzutnik D flip-flop z przerzutnika J-K.
Rozwiązanie

2. Pokazać jak wykonać przerzutnik T z przerzutnika D.
Rozwiązanie

3. W oparciu o zwykły przerzutnik D flip-flop zbudować przerzutnik z wejściem zerującym RESET i ustawiającym SET.
Rozwiązanie

4. Sygnał zegarowy dla przerzutnika może być generowany ręcznie poprzez cykliczne przełączanie klucza z pozycji 0 na 1 i z powrotem. Jednak praktyczne kluczy cechuje drganie zestyków (ang. bouncing) powodujące, że jedno przełączenie wiąże się z przesłaniem ciągu impulsów. Zaproponuj układ oparty o przerzutnik RS pozwalający na ręczne taktowanie zegara przy pomocy klucza pozwalający na ominięcie tego problemu.

5. Dla przebiegu poniżej narysuj wyjście
a) przerzutnika D flip-flop,
b) przerzutnika D latch,
c) przerzutnika JK-MS z wejściem K podłączonym na stałe do 1,
d) przerzutnika JK-MS z wejściem K podłączonym na stałe do 0,
e) przerzutnika T.
Sygnał we podajemy na wejście przerzutnika, a clk to wejście zegarowe przerzutnika

Rozwiązanie

6. Przerzutnik RS może być zastosowany do określenia które z wejść układu zostało uaktywnione jako pierwsze. Zbudować układ o trzech wejściach i trzech wyjściach działający właśnie w ten sposób
Rozwiązanie

7. Narysuj przebieg na wyjściu przerzutnika:
a) typu D z wyjściem Q podłączonym do wejścia
b) typu D z wyjściem Q’ podłączonym do wejścia
c) typu JK z wejściem J podłączonym do Q a wejściem K podłączonym do 0
d) typu JK z wejściem J podłączonym do Q a wejściem K podłączonym do 1
e) typu JK z wejściem J podłączonym do Q’ a wejściem K podłączonym do 0
d) typu JK z wejściem J podłączonym do Q’ a wejściem K podłączonym do 1
Wejście CLK podłączono do przebiegu zegarowego.
Rozwiązanie

8. Obydwa wejścia przerzutnika JK są sterowane przez funkcję Z=QÅX, gdzie X jest dodatkowym wejściem zewnętrznym. Narysuj przebieg w węźle Z po podaniu na wejście sekwencji 01101010. Rozważyć dwa stany początkowe przerzutnika 0 i 1.
Rozwiązanie

9. Opierając się na podstawowym schemacie przerzutnika JK-MS dorobić asynchroniczne wejścia SET i RESET.

10. Dla przebiegów przedstawionych poniżej narysować wyjście przerzutnika
a) JK-MS aktywnego narastającym zboczem zegara
b) JK-MS aktywnego opadającym zboczem zegara

Rozwiązanie

11. Dla przebiegów przedstawionych poniżej narysować wyjście przerzutnika
a) D latch aktywnego wysokim poziomem zegara.
b) D latch aktywnego niskim poziomem zegara.
c) D flip-flop aktywnego narastającym zboczem zegara.
d) D flip-flop aktywnego opadającym zboczem zegara.

Rozwiązanie

12. Zaprojektowano kontroler dysku twardego pracujący z częstotliwością zegara 25MHz. Jednostka centralna komputera z własnym zegarem przesyła komendy do sterownika co 200ns. Tak zbudowany system nie działa jednak dobrze. Co jakiś czas „przewraca się” z powodu błędów w dostępie do pamięci dyskowej. Dlaczego tak się dzieje?

13. Dokonaj konwersji przerzutników

a)Przerzutnika XY na przerzutnik JK. Tablica przejścia przerzutnika XY:

b)Przerzutnia MN na przerzutnik RS. Tablica przejścia przerzutnika MN:

Rozwiązanie

14. Przy pomocy przerzutnika JK zbuduj układ który działa w dwóch trybach: jak przerzutnik D lub jak przerzutnik T.
Rozwiązanie

15. Narysować przebieg na wyjściu przerzutnika JK-MS przy założeniu, że sekcja MASTER sterowana jest zegarem CLKM, a sekcja SLAVE zegarem CLKS

Układy sekwencyjne.

1. Zaprojektować licznik przy użyciu przerzutników J-K zliczający w dół od 5 do 0 i powtarza. Wykonać
a) Diagram stanów.
b) Tablicę przejścia.
c) Tablicę Karnaugh dla wejść przerzutników J-K.
d) Schemat logiczny licznika.
e) Diagram stanów z uwzględnieniem stanów nie używanych (6,7).
Rozwiązanie

2. Powtórzyć poprzednie zadanie dla przerzutnika D.
Rozwiązanie

3. Zaprojektować układ sekwencyjny przechodzący kolejno przez podane stany:
0,1,2,5,6,3,0,....
a) używając przerzutnika T.
b) używając przerzutnika JK
c) używając przerzutnika D
Rozwiązanie

4. Zaprojektować układ sekwencyjny przechodzący kolejno przez podane stany:
0,1,0,2,0,..... Wybierz dowolny typ przerzutnika
Rozwiązanie

5. Zaprojektować układ zapalający kolejno 8 diód w linijce diodowej.
Rozwiązanie

6. Zaprojektuj licznik modulo 4 (sekwencja 0,1,2,3) zliczający w dół lub w górę. Licznik posiada dodatkowo wejście sterujące M. Kiedy M=0 licznik liczy w górę, dla M=1 licznik liczy w dół. Użyj dowolnych przerzutników.
Rozwiązanie

7. Używając przerzutników J-K i dodatkowych bramek logicznych zaprojektuj układ o wejściu X i wejściu Z. Wyjście Z jest jeden tylko wtedy kiedy X było 1 przynajmniej przez 3 takty zegara. Narysować diagram stanów, tablicę Karanugh dla wejść przerzutników i schemat logiczny.

8. Używając przerzutników J-K i dodatkowych bramek logicznych zaprojektuj układ o dwóch wejściach X i Y, oraz wyjściu Z. Wyjście Z jest jeden tylko wtedy kiedy X i Y są takie same przynajmniej przez 3 takty zegara. W projekcie można wykorzystać układ zaprojektowany w poprzednim zadaniu.
Rozwiązanie

9. Zaprojektować koder szeroko stosowany np. w kodowaniu danych w łączu szeregowym USB, koder NRZI. NRZI (ang. Non Return to Zero Inwert) to sposób kodowania danych szeregowych w którym zera i jedynki są reprezentowane przez ciągłe zmiany sygnału na linii danych. Stan sygnału ulega zmianie, kiedy kodowany jest stan ‘0’. Kiedy Kodowane jest ‘1’ sygnał nie ulega zmianie.

Rozwiązanie

10. Zaprojektować licznik pierścieniowy o następującej sekwencji stanów:
a) 1010, 0101, 1010, ....
b) 1110, 0111, 1011, 1110, ....
c) 1100, 0110, 0011, 1001, 1100, ....

11. Dokonaj analizy pracy układu poniżej. Narysuj tablicę przejścia, tablicę stanów i diagram stanów.

Rozwiązanie

12. W oparciu o układ licznika z kasowaniem (CLR), wejściem sterującym góra dół (U/D) i wejściem zezwalającym EN przedstawionym poniżej oraz bramki logiczne dokonać syntezy układu sekwencyjnego przedstawionego w tablicy.
Tablica układu sekwencyjnego:

S*

Tablica pracy licznika:

U/D

Q1 Q0

CLR

Q1Q0

q1q0

Rozwiązanie

13. Zaprojektuj układ sekwencyjny w oparciu o gotowy układ sekwencyjny przedstawiony w tablicy

S*

WY

AB

04 03 02 01

x=0

x=1

x=0

x=1

0001

0010

0100

1000

Rozwiązanie

14. Zaprojektuj układ sekwencyjny działający zgodnie z podaną tablicą pracy automatu wykorzystując układ licznika modulo 8 z wejściem zezwalającym EN i zerującym CLR

Rozwiązanie

Automaty.

1. Automat Mealy’ego został zrealizowany przy użyciu 3 przerzutników, 2 wejść binarnych i 6 wyjść binarnych.
a) Jaka jest minimalna i maksymalna liczba stanów w diagramie stanów.
b) Jaka jest minimalna i maksymalna liczna gałęzi wychodzących z jednego węzła w diagramie stanów
c) Jaka jest minimalna i maksymalna liczna gałęzi wchodzących do jednego węzła w diagramie stanów
d) Jaka jest minimalna i maksymalna liczba różnych sekwencji bitowych które mogą pojawić się na wyjściu

2. Automat Moore’a został zrealizowany przy użyciu 5 przerzutników, 3 wejść binarnych i 9 wyjść binarnych.
a) Jaka jest minimalna i maksymalna liczba stanów w diagramie stanów.
b) Jaka jest minimalna i maksymalna liczna gałęzi wychodzących z jednego węzła w diagramie stanów
c) Jaka jest minimalna i maksymalna liczna gałęzi wchodzących do jednego węzła w diagramie stanów
d) Jaka jest minimalna i maksymalna liczba różnych sekwencji bitowych które mogą pojawić się na wyjściu

3. Dokonać syntezy właściwej automatu szeregowej konwersji ciągu bitów w kodzie naturalnym na kod U2.
Rozwiązanie

4. Dokonać syntezy właściwej automatu szeregowo realizującego odejmowanie dwóch liczb podawanych na wejścia automatu.
Rozwiązanie

5. Dokonać syntezy właściwej automatu detekcji kierunku ruchu obrotowej tarczy. Automat współpracuje z fotodetektorami rejestrującymi aktualne położenie tarczy. Możliwe kombinacje na wejściu automatu to 00 (obydwa detektory zasłonięte), 01, 10, 11.

Rozwiązanie

6. Zaprojektować automat o dwóch wejściach binarnych. Automat porównuje kolejne stany na wejściach i wykrywa sytuację w której równocześnie zmieniły się obydwa wejścia.
Rozwiązanie

7. Zaprojektować automat o jednym wejściu i jednym wyjściu. Automat ustawia i pozostawia 1 na wyjściu kiedy przynajmniej dwa zera , a następnie przynajmniej dwie jedynki pojawiły się na wejściu. Narysuj diagram stanów automatu.
Rozwiązanie

8. Zaprojektuj automat o jednym wejściu i jednym wyjściu binarnym taki, że układ ustawia na wyjściu 1 wtedy kiedy całkowita ilość zer na wejściu jest podzielna przez 3, a ilość jedynek jest parzysta.
Rozwiązanie

9. Zaprojektuj automat o jednym wejściu i jednym wyjściu binarnym taki, że układ ustawia na wyjściu 1 wtedy kiedy całkowita ilość zer na wejściu jest parzysta większa od 0, a ilość jedynek jest nieparzysta.

10. Zaprojektuj układ o szeregowym wejściu 1 bitowym i wyjściu 2 bitowym wskazującym na wyjściu liczbę jedynak które wystąpiły na wejściu w ostatnich 3 taktach.
Rozwiązanie

11. Zaprojektuj układ o szeregowym wejściu 1 bitowym i szeregowym wyjściu 1 bitowym. Wyjście automatu jest równe 1 ilekroć całkowita liczba podanych dotychczas na wejście 0 jest parzysta, a liczba 1 jest nieparzysta i większa od 1.
Rozwiązanie

12. Zaprojektuj układ sterowania silnikiem podnoszącym i opuszczającym bramę automatyczną. Układ powinien jako wejście przyjmować bit sterujący P ( P=1- otwarcie bramy; P=0 – zamknięcie bramy) oraz bity stanu wyłączników krańcowych bramy D i G (G=1 – brama w górze; D=1 – brama w dole). Na wyjściu układ przyjmuje stany odpowiadające stanom pracy silnika: PODNOŚ, OPUSZCZAJ i STOP.

13. Zaprojektować automat o jednym wejściu i jednym wyjściu. Automat ustawia i pozostawia 1 na wyjściu kiedy kolejno przynajmniej dwa zera , lub przynajmniej dwie jedynki pojawiły się na wejściu. Narysuj diagram stanów automatu.
Rozwiązanie

14. Zaprojektować automat wykrywający na wejściu szeregowym sekwencję 1011. Sekwencje mogą się nakładać.

Rozwiązanie

15. Zaprojektować automat szeregowego kontrolera parzystości. Automat analizuje kolejne 3 bitowe sekwencje.
PRZYKŁAD:
010110000100
001000000001

16. Zaprojektować diagram stanu automatu o szeregowym wejściu 1-bitowym i szeregowym wyjściu 1-bitowym, który na wyjściu wystawia ‘1’ kiedy różnica ilości zer i jedynek na wejściu jest podzielna przez 3.
Rozwiązanie

17. Zaprojektować diagram stanu automatu o szeregowym wejściu 2-bitowym i szeregowym wyjściu 1-bitowym, który na wyjściu wystawia ‘1’ kiedy suma liczb 2-bitowych na wejściu jest podzielna przez 3.
Rozwiązanie

18. Zaprojektuj układ sekwencyjny sterujący drogową sygnalizacją świetlną.
Jedynym wejściem jest sygnał zegarowy o okresie 5 sekund. Użyj przerzutników typu D, JK, RS lub JK

Czas	Czerwone	Żółte	Zielone
0	1	0	0
5	1	0	0
15	1	1	0
20	0	0	1
35	0	1	0
40=0	1	0	0

19. Dokonać syntezy automatu przedstawionego na grafie przy pomocy układu licznika modulo 3 z wejściem zezwalajacym CE i sterowaniem kierunku U/D

Rozwiązanie

Redukcja automatów.

1. Zredukować automat

S	S*		Z
S	0	1	Z
A	D	B	-
B	E	C	0
C	D	A	-
D	C	E	1
E	E	C	1

Rozwiązanie